边沿触发锁存:人字拖

到目前为止，我们已经研究了具有使能输入的S-R和D锁存电路。仅当使能输入被激活时，锁存器才响应数据输入(S-R或D)。然而，在许多数字应用中，人们希望将锁存电路的响应时间限制在很短的一段时间内，而不是使能输入被激活的整个持续时间。

一种使能多谐振荡器电路的方法被称为边缘触发，其中电路的数据输入只有在使能输入为时才有控制过渡从一个状态到另一个状态。

让我们比较一下普通D锁存器和边缘触发的D锁存器的时序图:

在第一个时序图中，只要使能(E)输入高，输出就响应输入D，无论它保持高多长时间。当使能信号回落到低状态时，电路保持锁存状态。

在第二个时序图中，我们注意到电路输出的一个明显不同的响应:在使能信号的短暂时间内，它只响应D输入变化,或转换，从低到高。这被称为积极的edge-triggering。

有一种东西叫负边缘触发，对相同的输入信号产生如下响应:

当我们使能方波使能信号的过渡边缘上的多谐振荡器电路时，我们称它为触发器而不是门闩。

因此，边触发S-R电路更恰当地称为S-R触发器，边触发D电路称为D触发器。启用信号被重命名为时钟信号。此外，我们将这些触发器的数据输入(分别为S、R和D)称为同步输入，因为它们只在时钟脉冲边缘(跃迁)时产生影响，从而使任何输出变化与时钟脉冲同步，而不是在数据输入的一时兴起。

但是，我们如何实现这个边触发呢?创建一个“门控”因此门闩从一个常规的S-R锁存器是足够容易的一对AND门，但我们如何实现逻辑，只注意上升或下降边缘一个不断变化的数字信号?

我们需要的是一个数字电路，每当输入被激活一段任意时间时，输出一个简短的脉冲，我们可以使用这个电路的输出来短暂地使锁存器生效。我们有点超前了，但这实际上是一种单稳态多谐振荡器现在我们称它为a脉冲探测器。

每个输出脉冲的持续时间是由脉冲电路本身的元件设定的。在阶梯逻辑中，这可以通过使用延时继电器具有很短的延迟时间:

用半导体元件实现这个定时功能实际上是相当容易的，因为它利用每个逻辑门(称为传播延迟)。我们要做的是把一个输入信号分成两种方式，然后在其中一种信号路径上放置一个或一系列的门，只是为了稍微延迟它，然后让原始信号和其延迟的对应信号进入一个双输入门，在延迟信号尚未赶上非延迟信号的低到高变化的短暂时间内输出一个高信号。在低到高输入信号转换时产生时钟脉冲的电路示例如下:

这个电路可以被转换成一个负边缘脉冲探测器电路，只需要改变最终的门从AND到NOR:

现在我们知道了脉冲探测器是如何制作的，我们可以把它连接到锁存器的使能输入端，从而把它变成触发器。在这种情况下，电路是一个S-R触发器:

只有当时钟信号(C)从低到高转换时，电路才响应S和R输入。对于时钟信号(“x”)的任何其他情况，电路将被锁存。

S-R触发器的梯形逻辑版本如下所示:

继电器触点CR_3.在梯形图中替换S-R锁存电路中的旧E触点，仅在C和延时触点TR闭合的短时间内闭合₁是关闭的。在这两种情况下(门电路或梯形电路)，我们可以看到输入S和R没有影响，除非C从低(0)状态过渡到高(1)状态。否则，触发器的输出锁存在它们以前的状态。

值得注意的是，S-R触发器的无效状态只维持在脉冲检测电路允许锁存器被启用的短时间内。在这段短暂的时间过后，输出将锁定到设置或复位状态。再一次，a的问题竞态条件体现。如果没有启用信号，就不能保持无效的输出状态。然而，多谐振荡器的有效“锁存”状态-设置和重置-相互排斥。因此，多谐振荡器电路的两个门将相互“竞争”，谁先达到高输出状态，谁就“获胜”。

触发器的块符号与对应的锁存器块符号略有不同:

时钟输入旁边的三角形符号告诉我们这些是边缘触发设备，因此这些是触发器而不是闩锁。上面的符号是正边触发:也就是说，它们“时钟”在时钟信号的上升边(从低到高的过渡)上。负边缘触发设备在时钟输入线上用一个气泡来表示:

上述两种触发器都将在时钟信号的下降沿(高到低的过渡)上“时钟”。

点评:

• 一个触发器是一种锁存电路，与使能(E)输入相连，因此它只在一个时钟脉冲上升或下降边缘上短暂地使能。
• 脉冲探测器电路可以由梯形逻辑应用中的延时继电器制成，也可以由半导体门(利用…的现象)制成传播延迟)。

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