你好，

我一直在设计一个全桥单相逆变器。它的总线电压为20VDC。对于相同腿部MOSFET之间的VGS信号有足够的死区时间，并且它们由栅极驱动器驱动。我检查了相同腿部MOSFET的VGS信号，并清楚地看到了死区时间。在每个功率MOSFET时，在总线电压下振铃旋转时刻。此外，每个MOSFET的漏极源电压具有％100的过冲。

如果有拍摄问题，这可能导致总线电压短时间崩溃，为什么它会在我的设计中发生？我已经在VGS信号之间进行了死亡时间。

有人有什么想法为什么？如果您需要更多信息，请告诉我。如果需要，我可以上传一些范围图片。

感谢您的时间
艾珀

原理图和范围痕迹，否则我们是盲目的......

我附上的范围视图和原理图。主要问题在这里，虽然漏极源电压变化状态，但是总线上的总线电压折叠。

它可以是电源部布局正在展开并产生大量漏电电感耦合，与间歇电容和在关闭期间导致总线振铃。检查您的布局并将电源路径重新打包尽可能接近。二，检查MOSFET栅极电阻，电阻太小会导致快速关闭并产生大量振铃。减少RG可以提供帮助。如果需要，测量变压器漏电，重新设计以减少L泄漏。

什么是您的PCB布局用于驱动程序和MOSFET阶段？如上所述，布局是至关重要的，可以在最不期望的地方注射瞬态......

它可以是电源部布局正在展开并产生大量漏电电感耦合，与间歇电容和在关闭期间导致总线振铃。检查您的布局并将电源路径重新打包尽可能接近。二，检查MOSFET栅极电阻，电阻太小会导致快速关闭并产生大量振铃。减少RG可以提供帮助。如果需要，测量变压器漏电，重新设计以减少L泄漏。

你通过说变压器提到什么？我没有变压器的原理图。栅极电阻在此时是10欧姆。沿电源线的泄漏电感可以与MOSFET输出电容谐振。电源总线以30MHz谐振。4.7，跨公共汽车放置的4.7NF陶瓷电容（30MHz的最低阻抗）可以解决它吗？我会试一试。

什么是您的PCB布局用于驱动程序和MOSFET阶段？如上所述，布局是至关重要的，可以在最不期望的地方注射瞬态......

它可能是造成问题的布局部分，你是对的。但在此之前，我们需要确保这个问题不是关于设计的。

以下是一个全桥梁仿真结果。VGS信号名称表示MOSFET的栅极源电压，而VDS信号名称表示同一腿中的两个MOSFET的漏极源电压。

我的问题是，两个MOSFET的漏极源电压同时改变状态，而不管VGS1和VGS2之间的死区时间如何。这种同步的VDS电压的状态变化可能导致射击问题。也许这就是道线电压谐振的原因。有任何想法吗？

如果尺度正确校正栅极电压是1V？而死者在500ns左右，尽管这些痕迹显然是消毒。什么设备是TR0501到TR0504？请数据表。

栅极电压为15V实际上。1V足以在模拟中转动MOSFET。死区时间是200ns。我明天早上会寄给你数据表。beplay无法取钱

你通过说变压器提到什么？我没有变压器的原理图。栅极电阻在此时是10欧姆。沿电源线的泄漏电感可以与MOSFET输出电容谐振。电源总线以30MHz谐振。4.7，跨公共汽车放置的4.7NF陶瓷电容（30MHz的最低阻抗）可以解决它吗？我会试一试。

请发布完整的原理图。我假设您正在使用SPWM脉冲信号在一些高频（？）上驱动FET。直流电源通过全桥式逆变器为160VDC或310VDC。并且输出将连接到LV滤波器电路以形成纯正弦电压？FET VGS电压必须大约12V，以确保完全饱和度。施加1V-2V将导致FET以线性模式进行。不要在FET之间重叠VGS

如果尺度正确校正栅极电压是1V？而死者在500ns左右，尽管这些痕迹显然是消毒。什么设备是TR0501到TR0504？请数据表。

附件是全桥MOSFET的MOSFET数据表。

请发布完整的原理图。我假设您正在使用SPWM脉冲信号在一些高频（？）上驱动FET。直流电源通过全桥式逆变器为160VDC或310VDC。并且输出将连接到LV滤波器电路以形成纯正弦电压？FET VGS电压必须大约12V，以确保完全饱和度。施加1V-2V将导致FET以线性模式进行。不要在FET之间重叠VGS

正如您所猜到的，我正在使用50kHz的SPWM脉冲信号驱动FET。直流电源现在是30V。输出中有LC滤波器形成纯正弦波。所有FET的FET VGS电压为15V。在同一边有明显的死区时间。

通过将4.7个NF陶瓷电容器放置在直流母线电压和地之间，提高了直流电压纹波。但是，我在缓冲电路中有7-8瓦的损失。这意味着电路中存在很大的漏电电感，导致电力损耗大部分。任何建议吗？

先感谢您。