在本文中，我们将讨论数字IC设计的过程，并将其分解为步骤。
什么是数字IC设计？
数字集成电路设计是将规格和特性转换成数字块，再进一步转换成逻辑电路的过程性过程。许多与数字集成电路设计相关的限制来自于铸造工艺和技术限制。
设计技能和智能化是数字IC设计的较高级别的关键，以及系统和过程的开发，确保设计尽可能有效地满足规格。
使用的图像礼貌Takuya Abe.。[CC通过数控2.0]
综合与验证:硬件描述语言和功能验证
在数字设计早期阶段开发的带有行为描述的数字块需要被翻译成一个硬件描述语言(HDL)，例如Verilog或VHDL。该阶段通常称为寄存器传输级别（RTL）阶段，这通常包括功能验证，以确保逻辑实现在高级符合规范。
（a）HDL代码的示例和（b）它描述的电路
在此步骤之后，然后将硬件描述转换为栅极级网表，在此期间可以尝试更好地满足设计目标的各种实现和优化例程。此阶段的重要考虑因素包括电源预算，速度，足迹和可靠性。
物理IC布局：平面图和IP核心
在综合和验证之后，栅极级网表被转换为物理布局，这是IC的层和物理结构的几何表示。采用地板铺设方法确保整个IC符合设计目标的块和垫的位置。
由于某些数字块的结构和重复性，例如存储器和寄存器，通常使用脚本和自动化软件进程进行数字IC布局的部分。在此阶段也放置了外部IP核心，其中软件仅显示IP的必要接口部分。在放置所有块和门以及手动路由之后，如果必要的路由自动化脚本和软件用于连接每个元素。
验证和模拟:Tapeout和测试
然后进行验证和仿真，这两者都必须考虑布局的位置和物理特征。如果成功，结果是一个输出文件，如GDSII (GDS2)，铸造厂使用它与内部软件和过程一起来制造集成电路，即带出阶段。在某些情况下，铸造厂发现设计问题，然后需要由设计团队进行纠正/确认。
这芯片的布局在地点和路线。图片使用了Cadence设计系统的礼貌。
在带输出之后，产生一小批第一运行或原型IC，以便可以执行测试。根据产生IC的性能和经济，此测试可能导致重新设计或过程更改。
数字集成电路抽象级别
- 行为
- 寄存器传输电平(RTL)
- 功能
- 门
- 晶体管
- 物理布局
数字IC设计流程
- 以下列表概述了数字IC设计流程中的步骤，包括子步骤：
- 设计规范
- 规格
- 约束
- 试验台的开发
- 高级系统设计
- 设计分区
- 入门 - Verilog行为建模
- 仿真/功能验证
- 集成和验证
- 逻辑合成
- 将传输级别（RTL）转换为网表
- 将分区设计为物理块
- 时间裕量和时间限制
- RTL和Gate Level NetList验证
- 静态时序分析
- 平面图
- 分层IC块放置
- 电力和时钟规划
- 合成
- 时序约束和优化
- 静态时序分析
- 更新安置
- 更新电源和时钟规划
- 块级布局
- 完整的放置和块路由
- IC级布局
- IC集成所有块
- 电池放置
- 扫描链/时钟树插入
- 细胞路由
- 物理和电气设计规则检查（DRC）
- 布局与示意图(LVS)
- 寄生提取
- 布局后时序验证
- GDSII创作
- Tape-out
