有限状态机的初始状态和内存争论

编码的状态

我们在上一篇文章中介绍的前面的示例并不是从头开始的:状态的值已经被分配了。结果是，当你设计一个状态机时，你可以选择给每个状态分配哪些值，更重要的是，如何编码你的状态。

状态机有几种编码，最流行的是二进制编码、灰色编码和单热点编码。选择使用哪种编码对人类来说是一项困难的任务。这就是为什么最好让编译器为您选择它。我们将在下一篇文章中更多地讨论比较这些编码。

FSMs的设计

您现在可以使用上面描述的技术设计Mealy和Moore状态机，一旦您掌握了它，就会觉得很有趣。

但是，除了学校的项目，你多久会真的需要一个具有任意行为的状态机，就像我们刚刚设计的那样吗?几乎总是!它一开始可能不明显，但您可以采用自顶向下的方法将您的系统描述为一系列状态。这个序列可以画成一个状态图，或者写成一个状态表。一旦您获得了这种表示，您就可以自由地编写您的HDL代码了。

请注意，在我们的示例中，您可能会或可能不会使用输出变量y，这是可以的，因为许多状态机只是指示系统的行为，而这种行为可以在专用的状态用例中编写。

那么初始状态呢?

自传统逻辑集成电路时代(例如74LSXX TTL和40XX CMOS芯片)以来，设置初始状态一直是一个棘手的挑战。那时你依靠的是预设和清晰的您的人字拖的输入，它与一些开机复位信号绑定，以便在开机时始终设置所需的初始状态。

现在，对于fpga，关于是否应该在系统中使用复位输入信号作为这种上电复位信号存在争议。我们的带有复位输入的Verilog示例如下:

模块MyFSM (

输入时钟,

输入重置,

输入x,

输出y);

注册(1:0)状态;

赋值y = state[1]&state[0]&x;

总是@ (negedge clk)

如果(重置)

国家< = 2 'b00;/ /……或者你想要的初始状态。

其他情况(状态)

2'b00:状态<= x?

2'b01: = 2'b00;

2'b10: = x?2'b11:2'b00;

2'b11:状态<= 2'b00;

endcase

endmodule

争论的原因是，大多数(但不是所有)FPGA将其配置内存实现为静态RAM(通常称为SRAM)，这是易失性的，并且使用外部非易失性内存设备在开机启动过程中将配置复制到FPGA中。这个启动过程通常会启用Verilog最初的块是可合成的!

这意味着，当语言中有初始化方法时，您可能不需要重置输入信号来初始化变量。使用原始的Verilog示例，只需要额外的一行代码:

初始状态<= 2'b00;//

…或者你想要的初始状态。

然而，并不是所有的fpga都将其内部配置内存作为SRAM来实现。一些fpga(如Lattice MachXO2家族)有一个内部的非易失性配置内存，所以不需要启动任何东西最初的不能用于合成的块，并且仅对初始化测试平台模块有效。

的主要原因最初的一般来说，不能综合的块是Verilog用于许多目标技术，包括ASIC(没有启动序列)。无论如何，您应该始终考虑遵循FPGA制造商关于是否使用复位输入的建议，或者至少在决定使用复位输入时找到一个好的理由。

软处理器中的FSMs

您可能知道，所有cpu的控制逻辑在某个地方都有一个状态机。这些状态可以有描述性的名称，如获取、解码、执行和回写，或者它们可以简单地被视为执行周期，如周期1、周期2，等等。关键在于，CPU内核是Verilog中非常容易实现的FSMs应用程序。

如果您希望使用本文描述的技术在Verilog中看到软处理器的实现，请看一看吉米，8位软处理器我是教计算机架构的。

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在Verilog中编写一个FSM乍一看可能有点吓人，但是如果您让合成工具帮助您输入代码作为case语句，您就可以轻松地启动并运行您的应用程序。

在后续文章中，我们将探讨使用不同的开发工具在状态机中使用不同beplay体育下载不了的编码时所产生的硬件差异。