Non-Idealities在超大规模集成电路

由于晶体管的发现在1940年代末1950年代初,它一直是最主要组成部分电子设备,这使得一个了不起的现代技术的改进。摩尔定律和Dennard扩展描述了需要提高晶体管特征尺寸和性能在现代集成电路设计;即需要两倍的晶体管数量每24个月在一个特定的芯片。

由于这种改进,有明显的性能差异,操作点,早些时候晶体管电路的内在属性(这是几毫米)相比,现代晶体管电路(只有几纳米)。

在本文中,我们将讨论理想的MOS晶体管分析模型和出现的non-idealities由于特征尺寸的不断改进和MOS晶体管的设计。同时,我们要讨论的来源non-idealities (sni)介绍了MOS晶体管超大规模集成电路设计方法正确模型模拟实际实现。

背景资料:源和下水道

考虑基本的晶体管图如图1所示。无电压时门(g),晶体管是关闭状态。

图1所示。晶体管的基本操作模式

如果一个小的栅电压(V_gs< V_t电压等级),这被称为阈下的电压水平和晶体管仍认为是(不导电)。但如果一个电压足够高,使载流子(电子或空穴)移动应用(V_gs> V_t),它创建了一个通道排水(d)和源(s),因此漏源极电流(I_ds)流。此时,晶体管是在(主动)状态,例如。这类似于当你打开你的智能手机。

在国家,漏极电流(I_ds)线性增长漏电压(V_ds直到(V)_ds= V_gs= V_dsat),之后,漏极电流保持不变。如果漏电压的进一步增加价值(V_ds> V_dsat),在这一点上,晶体管可能产生的最大电流限制,因此,晶体管是在饱和状态。举个例子,如果你继续消耗大量的食物,有一个最大的工作你可以做根据你的物理限制,这意味着任何更多的食物消费被认为是浪费。同样,晶体管是受制于其物理限制如特征尺寸(W、L)及其掺杂水平(它包含杂质的数量)。

因此,这幅图称为长通道模型和漏源极电流的晶体管的栅长度(L)和宽度(W)是由

动机

集成电路设计师尝试不同的W / L芯片上的晶体管来适应更多的组件。越他们试着将晶体管塞到一个芯片上,他们面临的更多的物理限制晶体管。

因此,多年来,随着晶体管尺寸从微米到纳米技术,大多数上述假设不完全模仿真实的晶体管的操作。例如,当晶体管是关闭状态,电流为零,但在实际意义上,有阈下的终端之间的漏电流的晶体管在理想的情况下可以忽略不计,在毫微安培的顺序(nA)但是当乘以millions-billions晶体管的设备,它们是重要的。

例如,你想让你的电池在你离开你关掉你的智能手机,所以,泄漏电流是设计师必须面对的问题,当模拟他们的设计。其次,晶体管是保持其最大电流恒定在饱和状态,但在真正的晶体管,当前已经观察到增加以较慢的速度这失败的目的提供恒定的电流。

因此,在本节中,我们将每个机制负责这些非理想行为以及设计师如何正确模拟模型晶体管的设计流程。

速度饱和和流动性退化

速度饱和导致较低的我_ds在高V_ds(饱和状态)。因为更高的电压使更高的电场强度沿通道经常导致承运人碰撞,因此导致流动性退化的载体。

承运人也有物理限制,因此它只能保持一定的最大平均速度,这就是所谓的速度饱和。相匹配的一个通用模型中给出了这个场景(et al ., 1997)和(方陈、胡、林& Wollesen, 1997),在流动性(µ)被有效的流动性(µ所取代_eff)。

通道长度调制

在一个理想的晶体管,我_ds独立于V_ds当晶体管处于饱和状态,使晶体管恒流源。但在现实中,V_ds(漏源极电压)导致耗尽层(L_d)通道的墙壁,使有效的通道长度小于实际通道长度,从而使有效长度(L_eff= L - L_d)。

因此,当V_ds增加,L_eff会相对较短,因此导致减少了横向磁场强度。由于电场强度(E)通道的长度成正比。这减少了场强推我_ds可变性的线性区域,这使得我_ds增加与V_ds在饱和。

图2。耗尽区通道长度缩短有效

在本例中,我_ds可以更好地建模通过乘以一个系数依赖早期V电压_一个所述(灰色,赫斯特,Lewis &梅耶,2001)。

阈值电压(V_t)的影响

理想情况下,阈值电压(V_t)治疗不变但实际上,身体随电压(source-body电压,V_某人),漏极电压,甚至通道长度。

首先,从上面的晶体管在图2中,当V_某人应用,它增加了阈值电压(V_t晶体管打开所需)。有鉴于此,V_t可以重新建模

$ $ V_t = V_ {t0} + \伽马\√[2]{Ø_0 + V_ {…}} - \ sqrtØ_s) $ $

更多的信息可以在(Tsividis, 1999)。

其次,创建的漏极电压电场沿通道原因被称为Drain-Induced屏障降低(DIBL)导致阈值电压,以减少被表示为一个因素DIBL系数。

$ $ V_t = V_ {t0} - \埃塔V_ {ds} $ $

$ $ \埃塔$ $ = DIBL系数

通常,V_t随着通道长度的增加而增加,但随着V_ds应用,通道长度减少由于阻挡层的存在,因此,导致所谓的V_某人转出(减少)。

泄漏

当晶体管,它假定漏源极电流为零。在实际意义上,他们少量的泄漏电流由于阈下的传导和结泄漏。

阈下的泄漏,它假定当前的我_ds是0 V时_gs< V_t,但事实上,当前操作条件下降得更快。随着V_gs降低一个负值,这所谓的形式弱的反演如图3所示:

图3。IV-characteristic显示指数下降的我_ds在V_gs< V_t

结泄漏,我们观察到,晶体管是一个基本的PN / NP结二极管扩散和衬底之间。当晶体管处于关闭状态时,source-gate结二极管反向偏置。然而,反向偏置二极管仍然进行少量的电流从古典二极管方程给出:

$ $ I_D = I_S (e^ \压裂{V_D} {V_T} - 1) $ $

温度也是一个巨大的机制的non-idealities主要影响其他non-idealities讨论到目前为止。例如,阈下的渗漏增加与温度。阈值电压(V_t)也随温度使它容易受到DIBL和阈下的传导。一般来说,它更适合低温操作,因为它大大降低速度饱和和迁移率退化。

几何的依赖

排版设计通常画了一个晶体管与某些通道长度(L_画)和宽度(W_画)。但实际门/通道长度尺寸根据生产过程可能会推迟。这将导致晶体管/少了更多的维度,因此它将影响阈值电压和有效的通道长度和速度饱和效应可能导致一些non-idealities如前面部分中讨论。这个non-ideality建模如下所示;l_D和W_D是依赖于生产过程。

$ $ L_ {eff} = L_{画}+ X_L - 2 l_d $ $

$ $ W_ {eff} = W_{画}+ X_W - 2 w_d $ $

引用

• 陈,K。,胡锦涛,C。方,P。林,M。& Wollesen d (1997)。预测CMOS速度与栅氧化层和电压缩放和互连加载效果。IEEE反式。电子设备,44(11),1951 - 1957。
• 陈,K。什么时候,H。邓斯特,J。Ko, P。,胡锦涛,C。&吉田,m (1997)。基于栅氧化层厚度、MOSFET载流子迁移率模型阈值和电压门。固体电子学,39岁(10)1515 - 1518。
• 灰色,P。赫斯特,P。刘易斯,S。&迈耶,r (2001)。模拟集成电路的分析和设计(第四版)。纽约:约翰·威利和儿子。
• 尼尔,W。,大卫& h . m . (2011)。CMOS集成电路设计(第四版)。波士顿:addison - wesley。
• Tsividis, y (1999)。金属氧化物半导体晶体管的操作和建模(第二版)。波士顿:麦格劳-希尔。