解析信号部分10：时钟信号如何影响精度ADC

解析信号系列的第10部分介绍了时钟如何影响精密ADC，触摸时钟抖动，时钟互调和最佳PCB布局实践进行时钟。

本文是合作的Ryan Andrews.，德州仪器仪器精密模数转换器的应用工程师。

如讨论的那样本系列的第9部分，所有数据采集（DAQ）系统都需要参考点。在该文章中，参考点是与模拟输入信号进行比较以产生输出代码的电压电平。然而，DAQ系统还需要另一种类型的参考点，但不是必然与电压相关的参考点。

在DAQ系统中，时钟用作时间参考，使得所有组件可以同步操作。对于模数转换器（ADC），准确且稳定的时钟确保主机向ADC发送命令，并且ADC以正确的顺序从主机接收命令，而不会损坏。更重要的是，系统时钟信号使用户能够在每当他所要求的情况下进行输入并发送数据，使整个系统按预期操作。

虽然您可以将时钟视为数字输入信号，但这些组件可能会影响精密DAQ系统的模拟性能。为了进一步了解时钟如何影响精度ADC，我们将讨论这些主题，因为它们与时钟信号相关：

• 时钟抖动;
• 时钟互调;和
• 用于时钟的最佳印刷电路板（PCB）布局实践。

时钟抖动

虽然您可能希望ADC的采样期完全不变，但总有一些偏离理想。“时钟抖动”是指从一个周期到下一个时钟波形边缘的变化。由于所有ADC都使用时钟边沿来控制采样点，因此时钟边缘变化导致采样实例中的偏差。这种偏差导致非恒定的采样频率，该频率显示在转换结果中作为另一个噪声源。

与本系列迄今为止讨论的大多数噪声源类似，时钟抖动随机，遵循高斯分布。结果，采样不确定性误差也是高斯，表现得像热噪声一样。最终，时钟抖动对ADC性能的影响主要是ADC的噪声地板的增加，随后，信号链的总热噪声。图1显示了正弦输入信号上的时钟抖动引起的采样边缘变化。

图1。表示由于抖动引起的采样边缘变化的时钟信号

热噪声增加的量取决于输入信号的转换速率和时钟源中的时钟抖动量。您可以使用等式1计算ADC信噪比（SNR）的理论上限：

其中FIN是输入信号频率，Tjitter是时钟源的抖动规范。对于具有较高频率内容的信号，您可以期望输入信号转换速率更高，并且从时钟抖动的SNR劣化更差。

超采样转换器如Delta-Sigma ADC等过采样转换器的一个关键效益在于，当使用更高的过采样比（OSR）时，理想的SNR改善。过度采样平均在定义的​​时间段内平均多次转换，这反过来又平均出由时钟抖动引起的一些采样变化。等式2量化由于过采样引起的SNR改进，这只是等式1的延伸，它在依赖于Delta-Sigma ADC的OSR时增加了一个术语：

以具有过采样的ADC与一个没有过采样之间的性能差异，图2绘制了等式1和2作为输入信号频率和抖动的函数。每个绘图包括四个不同时钟抖动规格的曲线（0.5 ns，5 ns，50 ns和500 ns）。图2A表示用于过采样ADC的SNR，而图2B表示ADC的SNR，而无需过采样架构。

图2。用于过采样ADC（A）的SNR图;和其他ADC（B）

鉴于过采样的好处，图2A中的四个图提供了与图2B中的等效抖动规范曲线相比SNR的21-DB改进。但是，两个图都说明了相同的效果：随着增加输入信号频率或时钟抖动量，所得到的SNR减小。因此，具有较高SNR目标的应用可能需要更昂贵的更高功率时钟解决方案以最小化抖动。

例如，评估模块（EVM）为德州仪器（TI）ADS127L01.，512 ksps，24位Δ-sigma ADC使用Abracon Asemb-16.000MHz-XY-T低抖动振荡器。该振荡器提供5 PS的典型时段抖动规范，远低于图2中的任何抖动规格。但是，如果考虑到低抖动振荡器的成本与性能折衷，您可能想知道这是否选择是必要的或简单的矫枉过正。

为了帮助回答这个问题，表1比较了ADS127L01的数据表噪声规范，使用“宽带1”数字滤波器设置，其中SNIP抖动为5 PS和500 PS计算。SNR上限计算使用数字滤波器通带频率作为“FIN”表示最大输入信号频率，这是时钟抖动最明显的影响。

当Tjitter = 5 PS时，所有计算的SNR值（以绿色突出显示）大于ADC的数据表SNR规范。使用此时钟源，您可以安全地假设时钟抖动的噪声不会是您的系统主导噪声源。将其与红色突出显示的条目进行比较，表示均低于ADC的SNR规范的SNR值，所有这些都是针对Tjitter = 500 ps的。在这种情况下，当使用全信号带宽时，时钟抖动的噪声实际上将限制ADC可实现的SNR。

表1. TI的ADS127L01“宽带1”滤波器SNR与Snrupper限制为5 PS和500 PS的时钟抖动

来自表1和图2的另一个关键外来，即增加OSR（相当于降低ADC的输出数据速率）即使进一步提高了SNR性能。通常，可以支持较慢输出数据速率的系统测量较慢的移动输入信号。由于抖动，这些系统会越来越少，因为时钟边缘的微小变化有效地“不受伤。”

最后，您可以避免时钟抖动引起的噪声的另一种方式是通过选择使用集成时钟分频器的ADC来产生调制器采样时钟，例如ADS131A04。时钟分频器仅用于两个输入时钟边缘（通常是上升沿）中的一个，以产生不超过原始输入时钟频率的一半的输出时钟频率。由于您可以合理地假设两个输入时钟边缘存在一些抖动，因此将时钟分成一半有效地减少了输出时钟上的抖动。如果您继续多次划分输入时钟，则进一步减少输入时钟抖动对ADC的效果。

时钟互调

另一个方式时钟源会影响ADC噪声性能，并通过时钟互调，增加系统噪声。实际上所有DAQ系统都有多个需要时钟输入的交换组件。在一些情况下，这些时钟输入可能需要不同的输入频率，其可以从单独的时钟源导出。

如果这些时钟源是离散和异步的，则它们可以彼此耦合，并在频谱中产生音调。给定频率f1和f2时的两个时钟源，它们的基本频率的差异或总和产生互调音调。这些称为二阶拨款产品，如图3所示。

图3。异步时钟源引起的互调产品

此外，基本频率和其他互调产物之间的总和或差异，包括其谐波，产生额外的高阶音调。虽然这些音调可能存在于感兴趣的信号带宽之外，但它们仍然可以别名进入ADC通带，并降低SNR和总谐波失真等AC规格。

图4中的快速傅里叶变换（FFT）示出了这些互调效应。使用带有短路输入的ADC（0-V差分输入），处理器时钟设置为12 MHz，而ADC调制器时钟减少到11.996 MHz，产生4 kHz的差异。

图4。FFT在4 kHz的倍数下显示互调音调

由于处理器和ADC时钟的差异，在4 kHz的频谱中出现二阶互调出来，其额外的谐波在4 kHz的倍数下产生。这说明了互调产品可能直接落入ADC的通带并有助于噪音。

为了缓解此问题，宽带宽应用程序通常使用一个时钟源来生成系统中使用的所有其他频率，以确保它们都是同步的。另一种有用的缓解技术是选择时钟频率和采样率，其最不可能在感兴趣的信号带宽内产生音调。

用于时钟的最佳PCB布局实践

在为时钟源设计PCB布局时，请注意保持时钟信号尽可能干净。虽然它被认为是数字输入，但是将时钟信号视为另一个重要的模拟信号。最小化跟踪阻抗，远离串行外围接口（SPI）信号和其他噪声电路的路径痕迹，并考虑串联电阻和分流电容器的PCB占地面积，以帮助处理反射或过冲。图5显示了来自的示例时钟布局ADS127L01EVM。

图5。示例时钟布局

图5中的红线将来自源的时钟路径从源到ADC（U26，以红色突出显示）。时钟路径以时钟源（Y1）开始，然后将其馈入时钟扇出缓冲器（U23）。这两个组件都以蓝色突出显示图5的右上角。时钟扇出缓冲器会产生两个相同的原始输入时钟频率副本：一个驱动ADC，另一个副本驱动微控制器（通过R55）。

要转到ADC，时钟信号通过与时钟缓冲器输出串联的小型43-Ω电阻（R56）继续，以帮助抑制抑制反射。然后，时钟信号连接到跳线（JP6），其选择三个不同的ADC时钟频率中的一个。另外两个时钟频率由两个D触发器（U24和U25，在图5中以黄色突出显示）产生。这些组件将时钟缓冲器输出划分为其他两种模式的时钟：“低功耗”（LP）模式和“非常低功耗”（VLP）模式。所有三种模式选择也与原始时钟源同步。在图5中，固体红线通过“高分辨率”（HR）模式选择。

在跳线之后，在到达ADC时钟引脚之前，所选择的时钟信号通过另一电阻器（R60）和并联电容器（C76）。该路径保持短，直接直接。SPI接口信号（以绿色突出显示）也远离时钟输入，直到它们到达ADC。

用于最佳性能的额外时钟提示

如果您遵循此处提供的时钟布局指南，但仍然怀疑您的时钟正在降低您的ADC性能，则会有一些额外的时钟相关问题进行测试。

ADC输入时钟信号质量

如果ADC时钟输入引脚的时钟信号显示过大过冲和振铃，则可能需要通过添加或增加小型串联电阻和分流电容的尺寸（分别在图5中的R60和C76）的尺寸进一步擦拭时钟边缘。添加这些组件有效地将低通滤波器应用于时钟输入，同时保留基本时钟频率。
您还可能会注意到时钟边缘中似乎的“搁板”或“步骤”。这是由时钟信号的反射引起的，因为它沿着迹线行进并运行到高阻抗输入中。串联电阻将有助于抑制这些时钟反射。

ADC上的供应销

由于ADC的DVDD输入和时钟源或时钟缓冲器都可以共享相同的数字电源，因此请检查这些引脚是否有大瞬态。瞬态导致电流突然要求，可能需要额外的去耦电容来抑制。但是在选择去耦电容器的尺寸时要小心：较小的去耦电容具有较少的电感，可以更快地提供必要的电流，而较大的去耦电容有助于存储大部分必要的电荷并过滤供电轨上的任何噪音。可能需要解耦电容器尺寸的组合来保持数字供应安静且稳定。

另一种帮助将瞬态耦合到ADC输出的另一种技术是在ADC数字电源引脚和时钟源或时钟缓冲器供应销之间放置一个小型铁氧体珠。

分开平面

如果您的PCB的尺寸禁止将时钟电路放置远离敏感的模拟电路，则可能有助于部分分开地，以隔离时钟电流的返回路径。然而，始终将接地平面的两侧靠近设备，以避免ADC的模拟和数字部分之间的显着地面潜在差异。

时钟源噪声的信号链

最终，在本文建议的实践和程序之后，应有助于避免最常见的时钟相关问题，并确保您的时钟源不是您信号链的噪声最大的贡献者。

在“解决信号”系列的第11部分中。我们将讨论电源对精密ADC的影响。

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