了解相位噪声和如何创建设计,避免在高速dac。
所有设备属性,噪声可以把握和设计一个特别具有挑战性的话题。这样的挑战往往会导致传闻设计规则和试错的发展。在这篇文章中,相位噪声将解决的客观定量的感觉如何设计在相位噪声的贡献高速数模转换器。我们的目标是获得一个方法论,无论是设计上还是under-designs相位噪声要求,但是,相反,第一次步入正轨。
从一张白纸开始,首先视为一块DAC盒子。噪音可以生成内部,任何真正的组件会产生一些噪音,噪音也可以从外部来源。入口处从外部来源可以通过任何DAC发生连接,大致包括权力、时钟和数字接口。这些可能性是如图1所示。每一种可能的噪声嫌疑人将单独调查了解他们的重要性。
图1所示。DAC相位噪声的来源。
数字接口将是最容易治疗。数字I / O负责接收样本输出的模拟域。众所周知,数字电路和接收到的波形是嘈杂的,证明的眼图。从这个角度来看,由此产生的问题是:可能这一切噪音和活动渗透到各个地区在DAC和相位噪声体现吗?当然,数字接口会导致噪声在其他地方,但是它是相位噪声问题。
证明了I / O是否关注,相位噪声相比,没有数字接口HSDAC AD9162系列的部分。没有接口,内部设备的区域模式生成波形,有效地改变了DAC DDS信号发生器。图2显示了实验结果。
图2。在不同的插入相位噪声。
峰值出现的界面打开和移动根据接口细节。现在感兴趣的是,噪音和所有的曲线都在彼此之上。结果,在这个产品线,接口是不担心的,尽管这些热刺,可能需要根据系统需求的关注。发现小关心的接口是通向下一个感兴趣的领域:时钟。
孵蛋的
孵蛋的主要关心的是生成相位噪声在DAC,即DAC时钟。这个时钟决定下一个示例将发送,所以任何噪音阶段(或时间)的相位噪声直接影响输出,如图3所示。这个过程可以认为是每个连续的离散值之间的乘法与矩形函数的时间由时钟定义。现在,在频域中,乘法运算转化为卷积操作。因此,所需的光谱与时钟相位噪声被模糊,如图4所示。确切的关系,然而,并不明显。下面是一个快速推导。
图3。时钟相位噪声依赖。
图4。相位噪声卷积。
拍摄快照时间的时钟和输出波形如图5所示的一个实例。目标将会发现噪声振幅之间的比率的时钟和红色箭头,如图6所示的输出。直角三角形可以得出,尽管没有一个已知的长度,两个三角形有一个共同的水平。
图5。波形快照。
图6。相位噪声的关系。
设置斜坡的衍生品各自的波形,几何给以下方程:
重新安排DAC噪声收益率下一个方程:
正如我们经常感兴趣的DAC输出正弦信号或接近正弦信号波形,时钟,可以简化结果。如果这个假设不保存,保持以前的配方。
然后通过重新组织,我们得到:
注意到噪音把相对于各自的波形振幅的关系,因此,相对于载波简洁地总结。同时,利用对数单位,我们到达以下方程:
噪声相对于承运人根据上下缩放比例的信号频率的时钟频率。每一个信号频率的一半,结果在6 dB改善噪音。研究几何,这是有道理的,因为三角形底部将变得更加严重和缩小垂直。还要注意,增加时钟振幅不改善相位噪声如果噪音增加在同一大小。
为了证明这一点,相位噪声可以通过调制模拟时钟进入DAC。在图7中,显示了5 GHz DAC时钟与光相位调制在100千赫。上面绘制光谱在500 MHz和1 GHz的输出。音调确实遵循这种关系。20分贝降低观察到从5 GHz时钟到500 MHz DAC输出,和6 dB增加节目从500兆赫到1 GHz的输出。
图7。时钟输出相位噪声与100 kHz相位调制。
控制实验是一样好,真正的噪音是感兴趣的。用的发电机ADF4355宽带合成器,图8显示了新的时钟源的相位噪声剖面以及相应的DAC输出½和¼时钟频率。6分贝的噪音行为是保存每次减少。应该注意,锁相环没有优化的最佳相位噪声。敏锐的读者会注意到一些偏离期望发生在小补偿,但这预计由于不同的参考来源。
图8。DAC输出相位噪声和宽带合成器时钟源。
探索另一个方面是缺乏输入功率和噪声之beplay体育下载不了间的依赖关系。只有承运人的噪声功率之间的区别很重要。这意味着直接放大的时钟收益率没有好处。图9显示了这确实是这样。唯一的变化是一个轻微的增加噪声地板是由于信号发生器。现在,这个观察是唯一有效的内部原因;在某种程度上,时钟会变得如此脆弱,时钟接收机噪声等的贡献将开始主导。
图9。相位噪声与输入功率。
最后,新的抽样方案,2×NRZ,应该简要提及了。AD9164 DAC系列的部分介绍这个新的采样模式,允许新的采样数据在时钟的上升和下降的边缘。然而,随着这些变化的相位噪声特性保持不变。图10中比较原始的NRZ模式与新模式。曲线显示相同的相位噪声,尽管一些噪声地板上升是可见的。这个结论是假定噪声特征是相同的在上升和下降沿,这种情况对大多数振荡器。
图10。相位噪声和2×NRZ。
电力供应
下一个可能的入口点噪声是通过权力。所有的电路模必须动力的一种方式或另一个,这让噪音很多传播到输出的方法。电路的精确机制依赖但几个可能性下面突出显示。DAC输出通常由电流源与MOS开关直接电流通过的积极或消极的销(图11)。就是明证,当前的源动力来自外部供应和任何噪音将反映电流波动。噪声可以通过开关的输出,但这只会解释一个基带直接耦合。为相位噪声,这种噪声必须混合载波频率。这个过程是通过开关mosfet的方式,作为平衡混频器。噪音是通过牵引电感的另一个路径。他们从铁路设置直流偏压,任何噪音在座流晶体管。 Such fluctuations modify their operating conditions, such as source to drain voltage and current source load, leading to changes in current flow that once again gets mixed up to the RF signal. In general, any circuit is a vector for power supply noise to show up as phase noise, if switching is capable of mixing it up to the signal at hand.
图11。DAC电流源。
所有这些电路和混合现象,迅速变得笨拙,而模型的行为。相反,其他特征模拟块带来洞察力。监管机构、放大器和其他ic,电源抑制比是确定的。供应拒绝量化一个负载对供应变化的敏感度,在这里可以使用相位噪声分析。而不是拒绝,然而,使用调制比:电源调制比(PSMR)。传统PSRR衡量基带dac的应用程序仍然可以有用但不是感兴趣的。下一步是获得数据。
测量PSMR需要调节供应铁路正在调查中。一个典型的设置如图12所示。插入电源调制是通过耦合电路和监管机构之间的负载,叠加一个正弦曲线信号发生器产生的信号。耦合电路的输出与示波器监视找到实际的电源调制。由此产生的DAC输出是美联储频谱分析仪。计算PSMR比发现的交流分量的供应从示波器在载波调制边带电压。
图12。PSMR测量。
不同的耦合方案是可能的。罗伯•里德模拟装置应用工程师,提供了一个破旧的使用LC电路测量PSMR adc的ms - 2210应用程序。其他选项包括功率运算放大器、变压器、或专用调制电源。这里使用的方法是变压器。高匝比建议降低的源阻抗信号发生器。图14提供了一个典型的测量。
用1:10 0匝比当前变压器和函数发生器,1.2 V的时钟供应在500 kHz调制电压产生的峰的38个mV。DAC定时在5 gsp时。生成的输出产生显然在全面,1 GHz航母在-35 dBm。将电力转换为电压,然后带着比调制电源电压导致PSMR -11 dB。
图13。时钟电源调制。
图14。调制显然。
与单个数据点进行扫描可以在多个频率。然而,AD9164 DAC包括总共8供应。一种选择是衡量所有的供应,但重点可以最敏感的供应是有限的:AVDD12, AVDD25 VDDC12, VNEG12。一些供应,如并行转换器,不是相关的分析,因此不包括在内。横扫多个频率和供应,结果总结在图15。
图15。供应PSMR扫频率测量。
时钟供应是最敏感的铁路。- 1.2 V和2.5 V模拟供应下一个1.2 V模拟供应,这是很不敏感。而1.2 V模拟可以提供适当的考虑,提供的开关式稳压器,时钟供应是完全相反的光谱:需要提供非常低的噪音ldo获得最佳性能。
PSMR只能测量在一定的频率范围内。低端,它受到削弱的磁耦合。所选变压器有一个低频截止10 kHz的年代。高端,滤波电容降低负载阻抗使供应铁路越来越难以推动。可以删除一些帽出于测试目的,只要功能不是妥协。
在使用PSMR之前,应该注意的几个方面。与PSRR PSMR取决于波形权力,或者在dac的情况下,数字退下。波形越低,边带变得越低,在1:1的比例。然而,后退不获得任何设计师作为相对于载波边带是恒定的。第二个方面是在载波频率的依赖。承运人的扫描表明线性退化乐队在不同的利率更高。有趣的是,铁路越敏感,越陡峭的斜坡。例如,时钟供应是倾斜的-6.4 dB /八度,而负模拟供应-4.5 dB /八度。采样率也会影响PSMR。最后,PSMR只提供一个上限相位噪声的贡献,因为它不是从振幅噪声也产生了分化。
图16。供应PSMR信号频率。
鉴于这些不同的噪声要求,有助于看几个驱动选项。LDO是久经考验的regulator-especially实现最大噪声性能。然而,并不是任何LDO都行。15002 c曲线在图17中演示了初始AD9162 DAC的相位噪声评估板。DAC输出设置为3.6 GHz,文策尔的DAC被监测4 GHz来源。1 kHz和100千赫之间的相位噪声高原被怀疑由时钟电源噪声:ADP1740 LDO。使用这个LDO的噪声频谱密度图和DAC PSMR测量在图16中,贡献可以计算并绘制如图17所示,。尽管它不排队,因为外推,计算点排队合理的测量噪声,固化24小时供应对噪声的影响。在电力解决方案的重新设计,这LDO是低噪音ADP1761所取代。噪声是降低多达10 dB在某些补偿,接近时钟贡献(15002 d)。
图17。AD9162评估板的声音。
噪音不仅相差很大在不同的监管机构,但它也可以影响输出电容,输出电压和负载。仔细考虑这些因素应该被考虑,特别是在敏感的rails。另一方面,根据整个系统的需求,ldo不一定是必需的。
监管机构可能会切换为权力提供适当的LC滤波,简化电力解决方案。与ldo一样,从监管机构NSD并相应设计。然而与LC过滤器,应注意串联谐振。瞬态不仅可以成为unwieldly,但附近的电压增益可能发生共振的频率,增加铁路噪声和相位噪声。谐振电路,可以通过de-Q-ing驯服,将有损的元素添加到电路。以下数据显示一个例子从另一个设计特色AD9162 DAC。
在这个设计中,时钟供应也关闭ADP1740 LDO但LC滤波器之后。示意图显示了过滤器在考虑了RL模型为一个电感和一个RC模型的主要滤波电容器(C1 + R1)。滤波器响应显示红色的特征共振图20所示。毫不奇怪,这个过滤器的迹象出现在相位噪声反应:图21的蓝色曲线。噪音在100 kHz的停滞不前的状态,之后急剧下降的过滤作用。幸运的是,LC滤波器峰值不够严重导致一个明显的峰值,但过滤器可以改善。一个方案,使用的是添加一个第二,大帽与适当的串联电阻的能量消散。22的串联电路μF电容器和100 mΩ电阻明显表明,阻尼器的响应(蓝色曲线)。最终的结果是一个相位噪声的改进在这个频率偏移:黄色曲线如图21所示。
图18。LC滤波器和de-Q网络。
图19所示。LC滤波器响应。
图20。相位噪声的反应。
最后一个噪声源分析的相位噪声本身的一部分。部分特性的AD9164 DAC系列非常低的相位噪声,这是具有挑战性的量化。通过删除所有预期的噪声源,DAC的残留噪声,如图22所示。模拟相位噪声也是策划,非常符合测量。时钟相位噪声在某些地区仍然占主导地位。
图21。AD9162相位噪声。
结论
面对前面讨论的噪声源,设计师可能会变得不知所措。诱惑是跟随一个建议的解决方案;然而,这种方法将永远是不为任何特定的设计要求。类似于射频信号链和精度误差预算,预算相位噪声可以在设计过程中使用。使用时钟源相位噪声,PSMR结果对于每个供应铁路,LDO噪声特点,和DAC的设置,从每个源噪声贡献可以和优化计算。预算是一个例子如图22所示。考虑到所有的来源正确,相位噪声进行分析和管理,和信号链设计正确的第一次。
图22。相位噪声预算的例子。
引用
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